이 도구는 Synopsys가 제기 한 소송의 대상인 ATopTech 기술을 토대로 제작되었습니다. 그 다음에 도구가 다시 빌드되었고 Synopsys 명령과 동일한 명령이 변경되었습니다. Lily Cheng, 응용 프로그램 엔지니어링 매니저 인 Avatar가 설명했습니다.

Caroline Hayes, DAC

Aprisa는 IC 설계를위한 배치, 클록 트리 합성, 라우팅, 최적화 및 임베디드 분석 엔진을 갖추고 있습니다. Verilog, SDc, LEF / DEF, Liberty 및 GDSII를 포함한 표준 데이터 입력 및 출력을 지원합니다. 특허 기술은 28nm, 20nm, 16nm, 14nm, 10nm 및 7nm 공정 노드의 설계를 위해 반도체 파운드리가 인증 한 장소 및 경로 도구를 사용하여 28nm 이하의 설계 과제를 처리하기 위해 특별히 개발되었습니다.

배치 도구는 물리적 구현 중에 모든 사인 오프 시나리오를 효율적으로 포함하도록 최적화를위한 주요 시나리오를 동적으로 자동 선택하여 설계 반복 횟수를 줄입니다.

또한 라우팅 중 통합 EM 검사 및 수정 기능을 갖춘 고급 프로세스 노드의 모든 EM 규칙을 지원합니다.
내부 분석 엔진은 예측 가능한 설계 폐쇄를 위해 파운드리가 승인 한 사인 오프 도구와 관련이 있다고 쳉은 설명했다.

또 다른 특징은 사인 오프 타이밍 분석에 가깝습니다. 내장 된 타이머는 사인 오프 타이밍 도구와 상호 연관되며 AOCV, SBOCV, SOCV 및 LVF를 포함한 다양한 온칩 변이 방법을 지원합니다. 또한 그래프 기반 및 경로 기반 분석 및 최적화, 고급 신호 무결성 및 잡음 분석을 지원합니다. 모든 타이밍 기능은 최적화 중에 활성화되며, 이는 수렴 속도를 증가시킨다.

Color-Aware DPT 라우팅은 DRC 서명 도중 이중 패턴 기술 위반을 피하기 위해 올바른 방법을 사용하는 회사의 특허 라우팅 기술입니다.

UPF 및 CPF는 누설 및 동적 전력 기반 최적화를 통해 저전력 구동 최적화를 지원합니다.

Apogee는 Aprisa의 분석 엔진과 Bock과 최상위 레벨 타이밍 간의 상관 관계에 대한 데이터베이스를 공유합니다. 저전력 소모 및 다이 크기의 복잡한 칩 설계를위한 완벽하고 통합 된 설계 환경을 제공합니다. 멀티 스레드 및 분산 시스템은 높은 계산 처리량을 위해 설계되었습니다.